文章來源：吳川斌的博客
什么是阻抗？它與電阻難道不是一樣的嗎？
關于阻抗（Impedance），老wu發現很多剛接觸到這個概念的小伙伴經常把它與電阻（Resistance）看作是同等的概念。可能阻抗與電阻按中文名稱來說，他們都帶一個阻字，而且單位都是Ω，然后阻抗與電阻這兩個單位還與電壓和電流的比值有關聯，所以剛接觸阻抗這個概念的小伙伴難免會認為阻抗就是電阻的另一種中文名稱吧。
"啥？PCB單端走線要按50Ω阻抗來布線？50Ω阻抗？怕不是說的50Ω電阻吧？” 剛入行的小伙伴對于特定阻抗傳輸線的布線難免有這樣的疑惑。在PCB上拉一條50Ω電阻值的走線，這看起來好難啊，其實實現起來一點也不容易。
我們知道，銅的電阻率在物質中算是非常低的，石墨烯為1.00×10的?8次方，銀為1.59×10的?8次方，銅為1.7×10的?8次方，而金的電阻率比銅還要高，金的電阻率為2.44×10的?8次方。
電阻R，在長度為l(米)、截面面積為A(平方米)的密度均勻物體的情況下，可以用 R=ρl/A求得。其中ρ是體積電阻率，單位是歐姆·米。
由上邊的公式我們可以直觀地發現，電阻的大小與長度l為正比關系，體積電阻率ρ和截面面積A都固定的情況下，我們在PCB上的走線越長，則電阻值越大，那我們要布一條50歐姆電阻的走線需要拉出多長的距離呢？
上圖是老wu在Si9000里用「線路電阻計算器」計算得出的結果，使用的是剛性覆銅板所采用的電解銅箔（ED銅），T1為銅厚，W1和W2為走線寬度，這三個參數對應于電阻計算公式中的截面面積A，A越小電阻越大，考慮到嘉立創PCB制造工藝目前最小線寬為3mil，所以老wu這里選了4mil的線寬，由于蝕刻工藝的原因，蝕刻后走線的橫截面總是呈現為一個近似于梯形的結構，靠近基材這一側的銅箔蝕刻后的寬度總是要比外側的銅箔要寬一些，老wu這里貼一張嘉立創給出的PCB切片測量示意圖方便大家理解：
銅的電阻率會隨著溫度的升高而上升，老wu這里按軟件的默認值20℃進行計算。
軟件右側的計算結果是走線長度與走線電阻的對應關系圖，按照上邊的計算參數，50Ω電阻的走線長度需要大約240000 mil，換算為公制單位約為 6096 mm，好家伙，需要6米的走線，DDR布線每根線都繞50Ω？不可能，根本不可能啊，PCB面積都不夠繞線的。
通常來說，如果不是出于特殊目的，我們總是希望PCB上的布線電阻越低越好的，因為電阻的存在，在PCB上銅走線所引導的能量，會因金屬導線內自由電子與晶格之間的碰撞造成一部分能量轉換為焦耳熱，這也稱為歐姆損耗，是造成PCB上直流電壓降（DC IR Drop）以及信號幅值降低的原因。
阻抗并不等同于電阻
阻抗（Impedance）一詞，是英國物理學家奧利弗·亥維賽（Oliver Heaviside，1850年5月18日—1925年2月3日）提出來的名稱。為了解決當時跨大西洋電報電纜的信號在長線傳輸中信號嚴重失真的問題，他開始研究電磁波在傳輸線中的傳播現像，并基于基爾霍夫電壓定律及基爾霍夫電流定律，推導出了電報方程或稱為傳輸線方程，使得可以用電路簡單而直觀的概念來分析電磁波在傳輸線上傳播的問題。
一條電短的傳輸線或者任何長度 ⊿x≤λ/10 的傳輸線分段, 都可由集總電路元件組成的等效電路表示, 這里 λ 是最高頻率對應的波長, 如下圖所示：
圖1 互連線電短部分的集總參數等效電路
圖中, R、L、C、G 是單位長度的電阻、電感、電容和電導參數。得到這種等效電路的前提條件是: 沿著傳播方向 不存在任何電場和磁場分量, 即就是橫電磁波（Transvers Electro Magnetic, TEM）模。
對于 TEM 波，根據傳輸線方程，無損耗傳輸線的特性阻抗 Z0 為：
其中 L0 和 C0 分別為傳輸線的分布電感和分布電容。
詳細的推導過程可以參考文末給出的參考資料[1]。
我們可以通過業內常用的阻抗計算工具 Si9000 中的無損計算模式所得的傳輸線參數來驗證一下傳輸線的分布電感和分布電容與無損耗傳輸線的特性阻抗 Z0 的參數關系 ：
為什么要控制阻抗？
如上一小節所述，奧利弗·亥維賽為了解決解決跨大西洋電報電纜的信號在長線傳輸中信號的嚴重失真問題，提出了傳輸線方程，以解決在傳輸線上更好地引導電磁波的問題，在他發表的研究論文里提出了阻抗的概念，然后還申請了同軸電纜的發明專利。
電磁波具有傳播速度、衍射、干涉、折射、反射等物理特性，電磁波沿傳輸線傳播，在傳輸線的阻抗突變處就會發射電磁波的反射現像，這種由于阻抗變化而引起的反射是信號失真和信號質量退化的主要根源。
反射的影響是由傳輸線的長度以及信號的上升/下降沿時間共同決定的。一個初略的經驗法則是，如果信號在傳輸線上傳輸時所產生的時延Td小于信號脈沖上升/下降沿時間的20%，這時即使信號到達負載端后發送了反射，但此時源端的信號正處于上升/下降沿的變化階段，反射的信號會被上升/下降沿變化的信號所掩蓋掉。
另一個消除信號反射影響的措施就是使用具有阻抗匹配管控的傳輸線結構，通過控制走線和參考平面的幾何結構和疊層方式，可以得到不同形式的傳輸線，這就需要合理安排疊層結構。
雖然雙面板也能實現阻抗控制，但如果要實現50Ω的阻抗控制，電路板的面積就變得特別大，而現代電子產品越來越小巧，功能更加集成，這就不得不提到高多層板的應用，在很小的面積上實現功能模塊精密布局，還能實現無數種阻抗。
與單面、雙面板相比，生產高多層需要處理層間連接、層間堆疊和對準、信號完整性和電磁干擾以及熱管理等難題，對工藝能力和精度控制要求非常高。而嘉立創作為深耕PCB行業近20年的專業廠商，以助力全球硬件創新為己任，在高多層板制造板塊，給電子產品研發提供了極大的支持。
目前，嘉立創PCB制造最高可達32層，最小孔徑可達0.15mm，最小線寬線距可達0.0762mm，并支持數百種層壓結構，足以應對各種傳輸線結構以及具有多個電源/地平面的疊層要求。
同樣研發一款產品，一位有經驗的工程師會綜合考慮產品的可制造性、成本、交期等因素，相信有不少人都遇到過把設計推倒重來的情況，可謂是一把辛酸淚。就拿阻抗來說，常規流程是通過線寬線距計算阻抗值，為了達到理想阻抗值，可能要調整多次線寬線距，而你能保證這個線寬線距，PCB廠商一定能生產得出來么？
嘉立創為了讓用戶少走彎路，直接把復雜阻抗計算做成了一個網頁，還提供免費的疊層結構，具體是什么樣的，且聽老wu繼續往下講。
如何設計利于板廠管控的阻抗？
通過上邊無損耗傳輸線的計算公式我們知道，特性阻抗 Z0 受分布電感和分布電容的影響，理論上通過調整PCB上基材介質厚度、線寬、介電常數以及走線厚度都可以達到調整特性阻抗 Z0 的目的。但是，這些參數又受到實際PCB制造的約束，也就是說，所設計的疊構必須符合生產制造的要求才行。
因此，基于PCB板廠給出的疊構模板進行阻抗設計是一個很好的開始。
記得老wu剛畢業參加工作的時候，當時設計PCB向板廠拿阻抗模板，還要聯系板廠的業務交涉一番，而現在像嘉立創他們家就直接把阻抗模板放在了官網：
https://tools.jlc.com/jlcTools/#/impedanceDefaultTemplate
確實方便多了，而且目前嘉立創提供的阻抗模板也多達480種，基本覆蓋了常用的場景，當然，對于需要考慮低損耗板材的情況，老wu也希望他們后續能安排上吧。
嘉立創阻抗計算神器使用說明
通過層壓結構模板「排排列」的對比布局方式，可以快速查看疊層的各層的厚度的分布情況以及所用的玻璃布風格類型，老wu個人覺得這樣選擇起來會比較方便一些。
阻抗模板里給出了常用疊構的銅厚、介質厚度等信息，如果要將這些參數填入到Si9000中進行驗證，這還少了個介電常數DK的信息。
實際的制造后的DK，嘉立創會根據板材廠商提供的原始基材DK值，結合實際測量的阻抗值進行反推微調，所以最新的介電常數值可以訪問嘉立創官網上的「嘉立創阻抗計算神器使用說明」頁面獲取，見鏈接：
http://www.nanba-akinobu.com/portal/server_guide_37381.html
阻抗控制驗證
在 PCB 制造完成后，可以使用阻抗測試條來驗證阻抗控制（阻抗測試條是用于測試 PCB 制造工藝質量的 PCB）。阻抗測試條與 PCB 制作在同一面板上，通常在邊緣處添加。然后進行檢查，以確保層對齊、電氣連接正確，并進行橫截面檢查以檢查內部結構。
通過使用時域反射計 (TDR) 可以測試阻抗。隨后，將生成一份報告，指示 PCB 上是否達到了特性阻抗。
半成品阻抗條
在嘉立創的下單頁面，提供了阻抗測試報告的服務。
目前該阻抗測試報告為收費項目，當你下單時選擇需要阻抗測試報告時，嘉立創在生產過程中會做特別管控，在交貨時會測試阻抗，因此會增加相應的成本。
總結
隨著高速信號的發展，PCB設計人員需要考慮可能影響 PCB 性能的多種因素。這些考慮因素之一是阻抗控制，它對信號完整性和電磁兼容性都具有重要意義。
嘉立創提供了常用的疊層模板，具有高達32層的高層板制造能力，提供了PCB制造過程中的阻抗管控以及PCB的阻抗測量報告，使得PCB上的阻抗設計變得更簡單。
參考文獻
[1]David M. Pozar. 微波工程（第四版）. 譚云華 等 譯. 北京: 電子工業出版社出版